CDM 자극: 충전-방전에서
외부 인가로 바꿀 것인가

1. 문제 정의

현행과 검토안의 차이는 “자극 에너지를 어디에 두느냐” 한 가지다.

회로 내부의 전하냐, 회로 밖의 소스냐 — 이 한 가지가 아래 모든 차이를 만든다.

유지되는 것: 단일 핀 방전, CDM 대역 파형, 전류 크기. 바뀌는 것은 에너지의 출처뿐이다.

핵심 질문: 자극 에너지를 외부로 옮기면, 수렴 문제가 얼마나 해결되고 정확도는 얼마나 잃는가?

2. 무엇이 실제로 해결되는가

앞서 분리한 수렴 실패 5가지 메커니즘에 대해 세 가지 방식을 비교한다.

세로가 실패 원인, 가로가 대책. 색만으로 읽지 않도록 각 칸에 판정을 글자로 함께 적었다.

해결 부분 해결 해결 못 함

수렴 실패 메커니즘	현행	.ic 주입	외부 인가
M1 DC operating point 실패 (floating cap)	해결 못 함	해결	해결
M2 시간 스케일 분리 (µs 충전 → ns 방전)	해결 못 함	해결	해결
M3 Snapback NDR	해결 못 함	해결 못 함	해결 못 함
M4 극단적 dI/dt (5×10¹⁰ A/s)	해결 못 함	해결 못 함	해결 못 함
M5 전하 보존 오차	해결 못 함	대부분충전 단계 제거	해결

외부 인가 열에서 .ic 열보다 나아지는 칸은 M5 하나뿐이고, 그마저 “대부분”에서 “전부”로 가는 차이다. M3·M4는 세 방식 모두 해결하지 못한다.

2.1 M3와 M4는 외부 인가로 해결되지 않는다

• M3 (snapback NDR): 자극과 무관한 소자 모델 문제다. Clamp가 병렬로 Vt1 근처에 있으면 어느 쪽이 먼저 trigger할지 solver가 임의 결정하는 현상은, 전류가 어디서 오든 동일하게 발생한다.
• M4 (극단적 dI/dt): CDM 대역 파형을 유지하는 한 dI/dt는 그대로다. 가파른 상승은 CDM 물리에 내재한 것이지 충전 메커니즘 때문이 아니다. Timestep 압박이 전혀 줄지 않는다.

2.2 M5는 .ic가 이미 대부분 해결한다 — 가장 중요한 지점

전하 보존 오차는 적분 스텝 수에 비례해 누적된다.

가로축은 timestep 개수(로그). 충전 구간이 방전 구간보다 100~1000배 길다.

.ic 주입은 충전 단계를 통째로 제거하므로 M5의 지배적 기여분이 함께 사라진다. 남는 잔여분의 크기는 측정해야 안다(§7 E-D).

2.3 결론: 순수 증분 이득

M1·M2는 .ic가 이미 해결하고, M3·M4는 둘 다 해결하지 못하며, M5는 .ic로 대부분 해소된다.

확신도: Medium. M5의 잔여 기여분 크기는 측정해봐야 안다(§7 E-D).

3. 예외 — 외부 인가만이 주는 이득 하나

커패시터를 완전히 제거하면 netlist가 작아진다. Franell et al.(2008)의 방식은 CDM charge source를 상수 전류원으로 치환한다 — 즉 커패시터를 지운다. Die-to-substrate 기생 C는 개수가 많으므로 소자 수 감소 효과가 있다.

“C 제거”가 정당한 것은 Franell이 실제로 제안한 DC 준정적 해석에 한해서다. Transient를 유지하면서 C만 지우는 것은 두 방식의 나쁜 조합이 된다 — 대역은 CDM인데 그 대역에서 작동하는 소자를 지운 상태다.

4. 잃는 것

4.1 자기 제한성 상실 — 최대 위험

전하 기반은 Q = C·V가 유한하므로 방전 경로 저항이 높으면 전류가 스스로 줄어든다. 외부 소스는 무한 컴플라이언스를 가져 필요한 만큼 전압을 올려서라도 전류를 밀어넣는다.

이것이 가정이 아님을 보여주는 실측이 있다. EOS/ESD Symposium 40th(2018) Outstanding Paper에서 CDM 테스터 pogo pin에 직렬 저항을 넣어가며 측정한 결과:

실제 CDM 소스는 stiff current source가 아니다. 이상 전류원 모델은 이 감쇠를 전혀 재현하지 못한다.

왜 위험한가: 경로 저항이 높은 케이스가 바로 찾으려는 fail 케이스다. 이상 전류원은 그 케이스에서 전압을 과대 예측한다. “보수적이라 안전하다”고 볼 수도 있으나 — 다음 항목을 보라.

4.2 파형 고정이 만드는 방향성 왜곡

총 전하량이 고정된 실제 CDM에서는 경로 조건에 따라 파형 자체가 달라진다. 파형을 고정하면 그 변화가 사라진다.

좋은 경로는 실제보다 낮게, 나쁜 경로는 실제보다 높게 평가된다 — 실제와 반대 방향으로 압축된다.

실제 CDM (전하 고정) 고정 파형 외부 인가

단순히 “보수적”인 것이 아니라 판정 순서 자체가 왜곡된다. 어느 위반부터 고칠지 결정하는 근거가 무너진다. 완화: 이상 전류원이 아니라 Norton 등가(전류원 ∥ 소스 임피던스)를 쓰고, 소스 임피던스는 테스터 헤드 등가회로에서 도출한다(§4.4).

4.3 분산성 — 주입 지점이 곧 가정이 된다

실제 CDM 전하는 다이 metal 전면에 분산되어 있어, 전류가 power/ground mesh 여러 지점에서 유입되어 stress pin으로 수렴한다. 전하 기반 모델에서는 이것이 자동으로 올바르다 — 전하가 있는 곳에서 전류가 나온다.

외부 인가에서는 주입 지점과 가중치를 사람이 정해야 한다. 그 선택 자체가 가정이 되고, 별도의 검증 대상이 된다. 그리고 이 분포가 바로 CD check가 측정하는 대상이다.

4.4 테스터 헤드를 모델링해야 한다 — 부담의 이동

외부 인가를 물리적으로 타당하게 하려면 전류 파형만 주입해서는 안 된다. 위 논문이 실제로 한 것:

HFSS로 CDM head의 S-parameter 3D 시뮬레이션
  + C_package = 3 pF
  + R_spark   = 25 Ω
  → ADS에서 방전 전류 계산

즉 테스터 헤드 등가회로를 앞단에 붙이고 그 뒤에서 구동해야 한다. 이것이 순진한 전류원 주입과 물리적으로 타당한 외부 인가의 차이다.

4.5 초기 current step — 전류원으로 표현되지 않는 메커니즘

같은 논문의 1 MΩ 실험: 측정 전류가 거의 0인데도 +250 V에서 fail이 났다.

원인은 pogo pin tip 기생 용량에 흐르는 dipole 변위전류다. 20 ps 상승의 first step이 전송선처럼 전파하고 ground plane에서 반사되며 계단식으로 증폭된다.

전류 파형을 인가하는 접근은 이 메커니즘을 표현할 수 없다. 표현하려면 §4.4처럼 테스터 헤드의 기생 용량을 등가회로로 포함해야 한다 — 즉 다시 “전하-용량 기반”으로 돌아간다.

4.6 가정은 사라지지 않고 옷을 갈아입는다

.ic 방식의 약점으로 “전 노드가 V_CDM으로 균일하게 충전된다고 가정한다”는 점을 들 수 있다. 그런데 외부 인가는 이 문제를 해결하지 않는다. 주입 전류의 분포를 가정해야 하기 때문이다.

둘 다 같은 물리량(전하 분포)에 대한 같은 가정이다. 형태만 다르다.

4.7 프로세스 비용

• Sign-off: JS-002는 FI-CDM을 규정한다. Foundry deck이 자극 방식을 강제할 수 있다.
• 실리콘 상관성 재수립: 기존 시뮬-실측 상관은 현행 자극 기준으로 캘리브레이션되어 있다. 자극을 바꾸면 무효화된다. 기술 리스크가 아니라 일정·인력 비용이다.

5. 파형을 늦추고 싶은 유혹에 대해

M4가 해결되지 않는다는 점 때문에 “이왕 외부에서 인가하는 김에 rise time도 좀 늦추자”는 생각이 들 수 있다. 하지 말아야 한다.

가로축은 fail 전류. 점선은 실제 CDM에서 관측된 2.7 A. 20 ps 시험만 이 값 근처를 맞춘다.

“All test methodologies using 100 ps rise time failed to reproduce the CDM failure by a factor of two.” — Rise time은 자극 파라미터 중 가장 민감한 항목이다.

부수 발견: 죽인 것은 R이 아니라 L이었다

동일 LNA를 두 배선으로 시험한 결과, 배선 40 µm 차이가 fail 전류를 절반으로 떨어뜨렸다.

20 ps 상승 조건. 두 구조의 차이는 ESD diode에서 VSS까지의 배선뿐이다.

40 pH에 대해 V = (3 A / 20 ps) × 40 pH = 6 V. 논문의 표현: “The resistance in the path is in the order of milliohms and can be neglected.”

6. 결론 및 권고

외부 인가를 검토할 정당한 시나리오는 두 가지뿐이다:

1. .ic + PWL 치환을 다 하고도 수렴 실패율이 목표에 미달하고, 원인이 M5로 특정될 때
2. 런타임이 아니라 엔지니어링 생산성이 목적일 때 — 파형을 표준화하면 시나리오 생성·자동화가 쉬워진다. 정직하게 이 이유라면 그렇게 말하고 별도 근거로 판단해야 한다

그래도 진행한다면 — 필수 조건

7. 검증 실험

각 분기는 외부 인가 검토를 계속할지 끝낼지를 결정한다.

E-L. 인덕턴스 기여도 ⭐ E-D보다 먼저, 1일

설계: 현행 netlist에 인덕턴스가 포함되어 있는지 먼저 확인. 있다면 제거 후 victim gate peak ΔV 변화 측정.

E-D. 수렴 실패 원인 분포 정량화 ⭐ 1순위

전체 논리의 출발점. 이것 없이는 어떤 대책도 근거가 없다. 측정: 실패 시점(충전 / 전이 / 방전)과 유형(DC op point / timestep too small / Newton / charge conservation) 분류.

소요: 2주. 중단 조건: 앞의 두 경우가 합쳐서 80% 이상이면 외부 인가 트랙 종료.

E-A. 자기 제한성 검증 — 논문이 벤치마크를 제공한다 ⭐

§4.1의 실측값이 그대로 검증 기준이 된다. 방전 경로에 직렬 저항을 삽입하며 스윕(0 / 22 Ω / 470 Ω / 1 MΩ)하고, 2.7 → 2.4 → 0.4 → ~0 A 감소를 재현하는지 본다.

E-B. .ic vs 외부 인가 등가성

대상: 현행이 수렴하는 케이스로 한정(수렴하지 않는 케이스로 하면 비교 대상이 없어 검증 자체가 불가능). 샘플: 최소 20종 — 정상 pass / 실리콘 fail 이력 / marginal(판정 경계 ±10%).

E-C. 주입 분포 민감도 — Franell 검증의 공백을 메운다

Franell et al.은 커패시터 분배를 바꿔도 testpin 전류가 불변임을 실측했다. 그러나 내부 노드 전압에 대해서는 검증하지 않았다. Soft failure 판정은 내부 노드 전압으로 하므로 이 공백을 자체 실험으로 메워야 한다.

설계: 분산 전류원의 가중치를 균등 / 면적 가중 / 커패시턴스 가중 / 단일 지점 집중으로 바꿔가며 victim gate peak ΔV와 power mesh CD 분포를 비교. 가중치에 따라 ΔV가 유의하게 변하면 주입 분포가 곧 결과다.

8. 위험 요소

9. 조사 공백

1. 근거 논문 원문(EOS/ESD Symposium 2018)을 직접 읽지 못했다. ESD Association 웹 게재본(2021-03)과 In Compliance 재게재본으로 확인했다. 수치·인용은 이 요약본 기준이며 원문 확보를 권장한다.
2. JS-002의 패키지별 파형 파라미터 표 원문 미확인(유료 표준). 외부 인가 파형을 정의하려면 반드시 필요하다.
3. 현행 flow의 실제 수렴 실패율과 원인 분포를 모른다. 전체 논리의 출발점인데 측정값이 없다.
4. 현행 SPF에 인덕턴스가 포함되는지 확인하지 못했다.
5. .ic 방식의 ESD 도메인 적용 사례를 문헌에서 찾지 못했다. 이 권고는 논문 근거가 아니라 회로 이론에서 도출한 추론이며 자체 검증이 필요하다(확신도 Medium).
6. M5의 실제 크기를 모른다. §2.2의 추론은 E-D에서 확인해야 한다.

10. 다음 행동

1일~1주

1. 현행 SPF/netlist에 인덕턴스가 포함되는지 확인 (E-L, W3)
2. 현행 CDM 자극 파형의 실제 rise time 확인 (JS-002 준수 여부)
3. Foundry deck의 CDM 자극 강제 조항 확인
4. 기존 실리콘 상관 데이터의 캘리브레이션 기준 확인

2~3주

5. E-D 수렴 실패 원인 분포 정량화 — 외부 인가 검토 지속 여부가 여기서 결정된다

4~7주

6. .ic 주입(부유 금속 노드 자동 식별 + V_CDM 부여) 프로토타입
7. Snapback PWL 2-state 치환 (대표 clamp 3종)
8. 두 대책 적용 후 수렴 실패율 재측정 — 목표 <1% 달성 시 종료

미달 시

9. E-A 자기 제한성 검증 (문헌 벤치마크 활용)
10. E-C 주입 분포 민감도
11. E-B 등가성 실험 → 실리콘 재상관

참고 문헌

• “Device Failure From The Initial Current Step Of A CDM Discharge” — EOS/ESD Association (40th EOS/ESD Symposium, Outstanding Paper 2019) · In Compliance 재게재
• E. Franell, S. Drueen, H. Gossner, D. Schmitt-Landsiedel, “ESD full chip simulation: HBM and CDM requirements and simulation approach,” Adv. Radio Sci. 6, 245–251, 2008
• H. Qian et al., “A Chip-level Electrostatic Discharge Simulation Strategy,” ICCAD 2004
• “ESD-level circuit simulation — impact of gate RC-delay on HBM and CDM behavior”
• ESD Device Modeling — EOS/ESD Association
• ANSI/ESDA/JEDEC JS-002 (2018)
• CDM Simulation Based on Tester, Package and Full Integrated Circuit Modeling: Case Study — IEEE
• T. Brodbeck, A. Kagerer, “Influence of the device package on the results of CDM tests,” EOS/ESD Symposium, 1998

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